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数学人教版三年级上册第三单元测评卷 New

微信扫码直接下载一到六年级的各科试卷电子版本文来自博客园，作者：试卷小助手转载请注明原文链接！来源：程序园用户自行投稿发布，如果侵权，请联系站长删除免责声明：如果侵犯了您的权益，请联系站长，我们会及时删除侵权内容 ...

煞赶峙 3 天前

597 0 0

用verilog/systemverilog 设计fifo (1) New

目录 [*]fifo的基本原理 [*]基于计数器的同步fifo实现(1) [*]基于计数器的同步fifo实现(2) [*]基于高位扩展法的fifo实现 fifo的基本原理 FIFO(first in first out)，即先进先出存储器，功能与数据结构中的队列相似。在IC设计中，FIFO ...

颓哀 3 天前

708 0 0

等精度频率计的设计与验证 New

文章摘要：借助于QuartusII PLL_IP核产生一个任意频率被测时钟信号，设计一个等精度测量模块，通过其处理后，再数码管上显示出六位的测量频率数值，验证测量的准确度。关键词：Verilog HDL；等精度频率测量；数码管；PLL_IP核最终框图 ...

榕闹 3 天前

490 0 0

verilog 中实现 sram 代码 New

目录 [*]verilog/systemverilog中sram的实现 [*]sram的基本知识 [*]verilog/systemverilog中sram的实现 [*]单口SSRAM(同步SRAM) [*]单时钟简双口SSRAM(同步SRAM) [*]单时钟真双口SSRAM(同步SRAM) [*]双时钟简双口SSRAM(同步SRAM) [*] ...

染罕习 3 天前

663 0 0

valid/ready握手机制及verilog代码 New

目录 [*]valid/ready握手协议 [*]valid/ready状态机 [*]verilog实现代码 [*]波形文件 valid/ready握手协议在两个模块之间传输数据时候，可以使用valid/ready握手协议，保证数据传输的有效性。发送方准备发送数据时，它发送valid信号 ...

官厌 3 天前

481 0 0

一个问题：六位八段数码管（Verilog） New

【基本信息】需求：verilog程序，显示任意六位字符或数值，包含点号，且能够按需点亮位数。（学习篇）芯片型号：cyclone Ⅳ EP4CE10F17C8 数码管属性：六位、八段【最终成果图】经过多轮测试，最后代码程序满足设计要求，但结合仿 ...

怃膝镁 3 天前

4 0 0

串口收发UART（Verilog HDL） New

UART（Universal Asynchronous Receiver Transmitter，通用异步收发器）是一种异步串行通信协议，主要用于计算机和嵌入式系统之间的数据交换。实现UART通信的接口规范和总线标准包括RS-232、RS449、RS423和RS485等，接口标准规定了通信 ...

玻倌瞽 3 天前

364 0 0

verilog实现格雷码和二进制码的相互转换 New

目录 [*]格雷码的介绍 [*]二进制码转化为格雷码 [*]格雷码转化为二进制码 [*]verilog实现代码格雷码的介绍在一组数的编码中，若任意两个相邻的代码只有一位二进制数不同，则称这种编码为格雷码（Gray Code），另外由于最大数与最小 ...

柴古香 3 天前

571 0 0

QuartusII调用 PLL_IP核方法（Mega Wizard） New

【基本信息】要求：调用PLL—IP核，50Mhz晶振输入，输出四路时钟不同信号：100Mhz，25Mhz，50Mhz(90°相位)，50Mhz（20%占空比）。芯片型号：cyclone Ⅳ EP4CE10F17C8 平台工具：Quartus II 15.0 (64-bit)、Modelsim SE-64 10.4 【PLL ...

舒娅友 3 天前

525 0 0

FPGA时序约束基础 New

一、时序约束的目的由于实际信号在FPGA内部期间传输时，由于触发器等逻辑期间并非理想期间，因此不可避免地存在传输延时，这种延迟在高速工作频率、高逻辑级数时会造成后级触发器地建立时间和保持时间不满足，造成时序违例。（这也是为 ...

骛扼铮 3 天前

109 0 0

Flash驱动控制--芯片擦除（SPI协议） New

摘要：本篇博客具体包括SPI协议的基本原理、模式选择以及时序逻辑要求，采用FPGA（EPCE4），通过SPI通信协议，对flash（W25Q16BV）存储的固化程序进行芯片擦除操作。关键词：SPI；Verilog HDL；Flash 【SPI协议通信模式】 SPI是Motoro ...

阕阵闲 3 天前

971 0 0

DP学习总结 New

动态规划是一种通过把原问题分解为相对简单的子问题的方式求解复杂问题的方法。 -----OI Wiki 例.1-最大子段和分析 DP四步 ⑴定义状态定义\(dp_i\)表示以\(i\)结尾的最大子段和 ⑵分析答案答案即\({\max}^{i\in[1,n]}_{dp_i}\) ...

邹语彤 3 天前

529 0 0

scala函数式编程 New

参考https://juejin.cn/post/7006243598714798094https://www.cnblogs.com/listenfwind/p/11209383.htmlhttps://docs.scala-lang.org/zh-cn/scala3/book/introduction.htmlhttps://bbs.huaweicloud.com/blogs/126988https://bbs.huaweicl ...

拼潦 3 天前

103 0 0

【转载】Verilog对数据进行四舍五入（round）与饱和（saturation）截位 New

Verilog对数据进行四舍五入（round）与饱和（saturation）截位 https://www.cnblogs.com/liujinggang/p/10549095.html 一、软件平台与硬件平台软件平台：操作系统：Windows 8.1 64-bit 开发套件：Vivado201 ...

韩素欣 3 天前

140 0 0

FPGA驱动adc128s052的几个问题 New

FPGA驱动adc128s052的若干细节问题 usbblaster最好是直接与电脑USB口连接, 使用拓展坞会出现奇怪驱动问题. adc数据手册说明附上adc128s052时序手册 ADC芯片cs引脚持续拉低,则每次采完16bit后继续新的16bit 注意 : adc128s052数据手册 ...

吁寂 3 天前

702 0 0

通过matlab代码将任意图片生成coe/mif文件 New

一、功能介绍通过matlab代码将任意尺寸、任意格式（jpg/png等）的图片转成coe/mif文件，以便将图片数据存入FPGA的片内ROM中，用于图片显示或供其他模块读取，这种使用FPGA片内ROM进行图片存储的方法，避免了对外部存储器的依赖。 ps ...

汝雨竹 3 天前

452 0 0

基于CPLD/FPGA的呼吸灯效果实现（附全部verilog源码） New

一、功能介绍此设计可以让你的FPGA板子上那颗LED具有呼吸效果，像智能手机上的呼吸灯一样。以下源码已上板验证通过，大家可直接使用。二、呼吸灯Verilog源码 ps1. 带★号处可根据需要进行修改. ps2. 有需要的话可自行添加rst复位信号. ...

毡轩 3 天前

920 0 0

CW信号的正交解调 New

1.CW信号 CW可以叫做等幅电报，它通过电键控制发信机产生短信号"."（点）和长信号"--"（划），并利用其不同组合表示不同的字符，从而组成单词和句子。 CW信号可以看作一种幅度调制信号，类似于幅移键控（2ASK信号）其携带的信 ...

啤愿 3 天前

556 0 0

使用verilog生成各种CRC校验码 New

一、功能介绍在FPGA进行各种接口通信时，经常会出现对方发来的数据带有CRC校验码，如CRC5、CRC8、CRC16、CRC32等，为了适应不同的情况，我们使用Verilog实现了一个比较通用的CRC计算模块，可生成CRC5/CRC8/CRC16/CRC32等各种宽度的CRC ...

咳镘袁 3 天前

744 0 0

FPGA内部资源（一）DSP48E1 New

一、实验过程中发现的问题使用ISE进行项目的实现时出现以下错误。意思很简单，就是使用DSP48E1的数量超出限制，因为没有接触过DSP48E1，所以尝试了很多错误的方法后，我找到项目下的.mrp文件，里面有一行显示 Number of DSP48E1s: ...

樊涵菡 3 天前

557 0 0

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	scala函数式编程 New 参考https://juejin.cn/post/7006243598714798094https://www.cnblogs.com/listenfwind/p/11209383.htmlhttps://docs.scala-lang.org/zh-cn/scala3/book/introduction.htmlhttps://bbs.huaweicloud.com/blogs/126988https://bbs.huaweicl ... 拼潦 3 天前 103 0 0
	【转载】Verilog对数据进行四舍五入（round）与饱和（saturation）截位 New Verilog对数据进行四舍五入（round）与饱和（saturation）截位 https://www.cnblogs.com/liujinggang/p/10549095.html 一、软件平台与硬件平台软件平台：操作系统：Windows 8.1 64-bit 开发套件：Vivado201 ... 韩素欣 3 天前 140 0 0
	FPGA驱动adc128s052的几个问题 New FPGA驱动adc128s052的若干细节问题 usbblaster最好是直接与电脑USB口连接, 使用拓展坞会出现奇怪驱动问题. adc数据手册说明附上adc128s052时序手册 ADC芯片cs引脚持续拉低,则每次采完16bit后继续新的16bit 注意 : adc128s052数据手册 ... 吁寂 3 天前 702 0 0
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	基于CPLD/FPGA的呼吸灯效果实现（附全部verilog源码） New 一、功能介绍此设计可以让你的FPGA板子上那颗LED具有呼吸效果，像智能手机上的呼吸灯一样。以下源码已上板验证通过，大家可直接使用。二、呼吸灯Verilog源码 ps1. 带★号处可根据需要进行修改. ps2. 有需要的话可自行添加rst复位信号. ... 毡轩 3 天前 920 0 0
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