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数学人教版三年级上册第三单元测评卷
微信扫码直接下载一到六年级的各科试卷电子版 本文来自博客园，作者：试卷小助手 转载请注明原文链接！ 来源：程序园用户自行投稿发布，如果侵权，请联系站长 ...
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煞赶峙
用verilog/systemverilog 设计fifo (1)
目录 [*]fifo的基本原理 [*]基于计数器的同步fifo实现(1) [*]基于计数器的同步fifo实现(2) [*]基于高位扩展法的fifo实现 fifo的基本原理 FIFO(first in first ...
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颓哀
等精度频率计的设计与验证
文章摘要：借助于QuartusII PLL_IP核产生一个任意频率被测时钟信号，设计一个等精度测量模块，通过其处理后，再数码管上显示出六位的测量频率数值，验证测量的准 ...
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榕闹
verilog 中实现 sram 代码
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染罕习
valid/ready握手机制及verilog代码
目录 [*]valid/ready握手协议 [*]valid/ready状态机 [*]verilog实现代码 [*]波形文件 valid/ready握手协议 在两个模块之间传输数据时候，可以使用valid/ready ...
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官厌
一个问题：六位八段数码管（Verilog）
【基本信息】 需求：verilog程序，显示任意六位字符或数值，包含点号，且能够按需点亮位数。（学习篇） 芯片型号：cyclone Ⅳ EP4CE10F17C8 数码管属性：六位、 ...
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怃膝镁
串口收发UART（Verilog HDL）
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玻倌瞽
verilog实现格雷码和二进制码的相互转换
目录 [*]格雷码的介绍 [*]二进制码转化为格雷码 [*]格雷码转化为二进制码 [*]verilog实现代码 格雷码的介绍 在一组数的编码中，若任意两个相邻的代码只有一位 ...
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柴古香
QuartusII调用 PLL_IP核方法（Mega Wizard）
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舒娅友
FPGA时序约束基础
一、时序约束的目的 由于实际信号在FPGA内部期间传输时，由于触发器等逻辑期间并非理想期间，因此不可避免地存在传输延时，这种延迟在高速工作频率、高逻辑级数 ...
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骛扼铮
Flash驱动控制--芯片擦除（SPI协议）
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阕阵闲
DP学习总结
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邹语彤
scala函数式编程
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拼潦
【转载】Verilog对数据进行四舍五入（round）与饱和（saturation）截位
Verilog对数据进行四舍五入（round）与饱和（saturation）截位 https://www.cnblogs.com/liujinggang/p/10549095.html 一、软件平台与硬件平台 软件平台：    ...
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韩素欣
FPGA驱动adc128s052的几个问题
FPGA驱动adc128s052的若干细节问题 usbblaster最好是直接与电脑USB口连接, 使用拓展坞会出现奇怪驱动问题. adc数据手册说明 附上adc128s052时序手册 ADC芯片c ...
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吁寂
通过matlab代码将任意图片生成coe/mif文件
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汝雨竹
基于CPLD/FPGA的呼吸灯效果实现（附全部verilog源码）
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毡轩
CW信号的正交解调
1.CW信号   CW可以叫做等幅电报，它通过电键控制发信机产生短信号"."（点）和长信号"--"（划），并利用其不同组合表示不同的字符，从而组成单词和句子。   ...
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啤愿
使用verilog生成各种CRC校验码
一、功能介绍 在FPGA进行各种接口通信时，经常会出现对方发来的数据带有CRC校验码，如CRC5、CRC8、CRC16、CRC32等，为了适应不同的情况，我们使用Verilog实现了 ...
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咳镘袁
FPGA内部资源（一）DSP48E1
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樊涵菡
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